Module Name: src
Committed By: msaitoh
Date: Sun Apr 21 19:59:41 UTC 2013
Modified Files:
src/sys/arch/arm/broadcom: bcm53xx_pax.c
src/sys/dev/pci: ahd_pci.c if_alc.c if_athn_pci.c if_bge.c if_bgereg.h
if_iwn.c if_wm.c if_wmreg.h pci_subr.c pcireg.h ppb.c
Log Message:
Delete "PCI_" from PCIX and PICE capability registers.
To generate a diff of this commit:
cvs rdiff -u -r1.9 -r1.10 src/sys/arch/arm/broadcom/bcm53xx_pax.c
cvs rdiff -u -r1.33 -r1.34 src/sys/dev/pci/ahd_pci.c
cvs rdiff -u -r1.8 -r1.9 src/sys/dev/pci/if_alc.c
cvs rdiff -u -r1.7 -r1.8 src/sys/dev/pci/if_athn_pci.c
cvs rdiff -u -r1.237 -r1.238 src/sys/dev/pci/if_bge.c
cvs rdiff -u -r1.74 -r1.75 src/sys/dev/pci/if_bgereg.h
cvs rdiff -u -r1.64 -r1.65 src/sys/dev/pci/if_iwn.c
cvs rdiff -u -r1.247 -r1.248 src/sys/dev/pci/if_wm.c
cvs rdiff -u -r1.51 -r1.52 src/sys/dev/pci/if_wmreg.h src/sys/dev/pci/ppb.c
cvs rdiff -u -r1.102 -r1.103 src/sys/dev/pci/pci_subr.c
cvs rdiff -u -r1.82 -r1.83 src/sys/dev/pci/pcireg.h
Please note that diffs are not public domain; they are subject to the
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Modified files:
Index: src/sys/arch/arm/broadcom/bcm53xx_pax.c
diff -u src/sys/arch/arm/broadcom/bcm53xx_pax.c:1.9 src/sys/arch/arm/broadcom/bcm53xx_pax.c:1.10
--- src/sys/arch/arm/broadcom/bcm53xx_pax.c:1.9 Tue Feb 19 02:15:18 2013
+++ src/sys/arch/arm/broadcom/bcm53xx_pax.c Sun Apr 21 19:59:39 2013
@@ -34,7 +34,7 @@
#include <sys/cdefs.h>
-__KERNEL_RCSID(1, "$NetBSD: bcm53xx_pax.c,v 1.9 2013/02/19 02:15:18 matt Exp $");
+__KERNEL_RCSID(1, "$NetBSD: bcm53xx_pax.c,v 1.10 2013/04/21 19:59:39 msaitoh Exp $");
#include <sys/bus.h>
#include <sys/device.h>
@@ -299,21 +299,21 @@ bcmpax_ccb_attach(device_t parent, devic
* This will force the device to negotiate to a max of gen1.
*/
if (cf->cf_flags & 1) {
- bcmpax_conf_write(sc, 0, offset + PCI_PCIE_LCSR2, 1);
+ bcmpax_conf_write(sc, 0, offset + PCIE_LCSR2, 1);
}
/*
* Now we wait (.25 sec) for the link to come up.
*/
- offset += PCI_PCIE_LCSR;
+ offset += PCIE_LCSR;
for (size_t timo = 0;; timo++) {
const pcireg_t lcsr = bcmpax_conf_read(sc, 0, offset);
- sc->sc_linkup = __SHIFTOUT(lcsr, PCI_PCIE_LCSR_NLW) != 0
- && (1 || (lcsr & PCI_PCIE_LCSR_DLACTIVE) != 0);
+ sc->sc_linkup = __SHIFTOUT(lcsr, PCIE_LCSR_NLW) != 0
+ && (1 || (lcsr & PCIE_LCSR_DLACTIVE) != 0);
if (sc->sc_linkup || timo == 250) {
aprint_debug_dev(self,
"lcsr=%#x nlw=%jd linkup=%d, timo=%zu\n",
- lcsr, __SHIFTOUT(lcsr, PCI_PCIE_LCSR_NLW),
+ lcsr, __SHIFTOUT(lcsr, PCIE_LCSR_NLW),
sc->sc_linkup, timo);
break;
}
Index: src/sys/dev/pci/ahd_pci.c
diff -u src/sys/dev/pci/ahd_pci.c:1.33 src/sys/dev/pci/ahd_pci.c:1.34
--- src/sys/dev/pci/ahd_pci.c:1.33 Fri Dec 30 18:20:46 2011
+++ src/sys/dev/pci/ahd_pci.c Sun Apr 21 19:59:40 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: ahd_pci.c,v 1.33 2011/12/30 18:20:46 christos Exp $ */
+/* $NetBSD: ahd_pci.c,v 1.34 2013/04/21 19:59:40 msaitoh Exp $ */
/*
* Product specific probe and attach routines for:
@@ -50,7 +50,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: ahd_pci.c,v 1.33 2011/12/30 18:20:46 christos Exp $");
+__KERNEL_RCSID(0, "$NetBSD: ahd_pci.c,v 1.34 2013/04/21 19:59:40 msaitoh Exp $");
#define AHD_PCI_IOADDR PCI_MAPREG_START /* I/O Address */
#define AHD_PCI_MEMADDR (PCI_MAPREG_START + 4) /* Mem I/O Address */
@@ -1033,7 +1033,7 @@ ahd_pci_split_intr(struct ahd_softc *ahd
* additionally have SG engine splits to look at.
*/
pcix_status = pci_conf_read(bd->pc, bd->tag,
- bd->pcix_off + PCI_PCIX_STATUS);
+ bd->pcix_off + PCIX_STATUS);
printf("%s: PCI Split Interrupt - PCI-X status = 0x%x\n",
ahd_name(ahd), pcix_status);
@@ -1082,7 +1082,7 @@ ahd_pci_split_intr(struct ahd_softc *ahd
/*
* Clear PCI-X status bits.
*/
- pci_conf_write(bd->pc, bd->tag, bd->pcix_off + PCI_PCIX_STATUS,
+ pci_conf_write(bd->pc, bd->tag, bd->pcix_off + PCIX_STATUS,
pcix_status);
ahd_outb(ahd, CLRINT, CLRSPLTINT);
ahd_restore_modes(ahd, saved_modes);
Index: src/sys/dev/pci/if_alc.c
diff -u src/sys/dev/pci/if_alc.c:1.8 src/sys/dev/pci/if_alc.c:1.9
--- src/sys/dev/pci/if_alc.c:1.8 Sat Mar 30 03:21:02 2013
+++ src/sys/dev/pci/if_alc.c Sun Apr 21 19:59:40 2013
@@ -567,7 +567,7 @@ alc_aspm(struct alc_softc *sc, int media
if ((sc->alc_flags & (ALC_FLAG_APS | ALC_FLAG_PCIE)) ==
(ALC_FLAG_APS | ALC_FLAG_PCIE))
linkcfg = CSR_READ_2(sc, sc->alc_expcap +
- PCI_PCIE_LCSR);
+ PCIE_LCSR);
else
linkcfg = 0;
pmcfg &= ~PM_CFG_SERDES_PD_EX_L1;
@@ -582,7 +582,7 @@ alc_aspm(struct alc_softc *sc, int media
if (sc->alc_ident->deviceid == PCI_PRODUCT_ATTANSIC_AR8152_B &&
sc->alc_rev == ATHEROS_AR8152_B_V10)
linkcfg |= 0x80;
- CSR_WRITE_2(sc, sc->alc_expcap + PCI_PCIE_LCSR,
+ CSR_WRITE_2(sc, sc->alc_expcap + PCIE_LCSR,
linkcfg);
pmcfg &= ~(PM_CFG_EN_BUFS_RX_L0S | PM_CFG_SA_DLY_ENB |
PM_CFG_HOTRST);
@@ -719,7 +719,7 @@ alc_attach(device_t parent, device_t sel
sc->alc_flags |= ALC_FLAG_PCIE;
sc->alc_expcap = base;
burst = pci_conf_read(sc->sc_pct, sc->sc_pcitag,
- base + PCI_PCIE_DCSR) >> 16;
+ base + PCIE_DCSR) >> 16;
sc->alc_dma_rd_burst = (burst & 0x7000) >> 12;
sc->alc_dma_wr_burst = (burst & 0x00e0) >> 5;
if (alcdebug) {
@@ -750,10 +750,10 @@ alc_attach(device_t parent, device_t sel
}
/* Disable ASPM L0S and L1. */
cap = pci_conf_read(sc->sc_pct, sc->sc_pcitag,
- base + PCI_PCIE_LCAP) >> 16;
+ base + PCIE_LCAP) >> 16;
if ((cap & 0x00000c00) != 0) {
ctl = pci_conf_read(sc->sc_pct, sc->sc_pcitag,
- base + PCI_PCIE_LCSR) >> 16;
+ base + PCIE_LCSR) >> 16;
if ((ctl & 0x08) != 0)
sc->alc_rcb = DMA_CFG_RCB_128;
if (alcdebug)
Index: src/sys/dev/pci/if_athn_pci.c
diff -u src/sys/dev/pci/if_athn_pci.c:1.7 src/sys/dev/pci/if_athn_pci.c:1.8
--- src/sys/dev/pci/if_athn_pci.c:1.7 Sat Apr 6 16:52:47 2013
+++ src/sys/dev/pci/if_athn_pci.c Sun Apr 21 19:59:40 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_athn_pci.c,v 1.7 2013/04/06 16:52:47 martin Exp $ */
+/* $NetBSD: if_athn_pci.c,v 1.8 2013/04/21 19:59:40 msaitoh Exp $ */
/* $OpenBSD: if_athn_pci.c,v 1.11 2011/01/08 10:02:32 damien Exp $ */
/*-
@@ -22,7 +22,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: if_athn_pci.c,v 1.7 2013/04/06 16:52:47 martin Exp $");
+__KERNEL_RCSID(0, "$NetBSD: if_athn_pci.c,v 1.8 2013/04/21 19:59:40 msaitoh Exp $");
#include "opt_inet.h"
@@ -340,8 +340,8 @@ athn_pci_disable_aspm(struct athn_softc
/* Disable PCIe Active State Power Management (ASPM). */
reg = pci_conf_read(psc->psc_pc, psc->psc_tag,
- psc->psc_cap_off + PCI_PCIE_LCSR);
- reg &= ~(PCI_PCIE_LCSR_ASPM_L0S | PCI_PCIE_LCSR_ASPM_L1);
+ psc->psc_cap_off + PCIE_LCSR);
+ reg &= ~(PCIE_LCSR_ASPM_L0S | PCIE_LCSR_ASPM_L1);
pci_conf_write(psc->psc_pc, psc->psc_tag,
- psc->psc_cap_off + PCI_PCIE_LCSR, reg);
+ psc->psc_cap_off + PCIE_LCSR, reg);
}
Index: src/sys/dev/pci/if_bge.c
diff -u src/sys/dev/pci/if_bge.c:1.237 src/sys/dev/pci/if_bge.c:1.238
--- src/sys/dev/pci/if_bge.c:1.237 Fri Apr 12 03:33:17 2013
+++ src/sys/dev/pci/if_bge.c Sun Apr 21 19:59:40 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_bge.c,v 1.237 2013/04/12 03:33:17 msaitoh Exp $ */
+/* $NetBSD: if_bge.c,v 1.238 2013/04/21 19:59:40 msaitoh Exp $ */
/*
* Copyright (c) 2001 Wind River Systems
@@ -79,7 +79,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: if_bge.c,v 1.237 2013/04/12 03:33:17 msaitoh Exp $");
+__KERNEL_RCSID(0, "$NetBSD: if_bge.c,v 1.238 2013/04/21 19:59:40 msaitoh Exp $");
#include "vlan.h"
@@ -826,8 +826,8 @@ bge_set_max_readrq(struct bge_softc *sc)
pcireg_t val;
val = pci_conf_read(sc->sc_pc, sc->sc_pcitag, sc->bge_pciecap
- + PCI_PCIE_DCSR);
- val &= ~PCI_PCIE_DCSR_MAX_READ_REQ;
+ + PCIE_DCSR);
+ val &= ~PCIE_DCSR_MAX_READ_REQ;
switch (sc->bge_expmrq) {
case 2048:
val |= BGE_PCIE_DEVCTL_MAX_READRQ_2048;
@@ -840,7 +840,7 @@ bge_set_max_readrq(struct bge_softc *sc)
break;
}
pci_conf_write(sc->sc_pc, sc->sc_pcitag, sc->bge_pciecap
- + PCI_PCIE_DCSR, val);
+ + PCIE_DCSR, val);
}
#ifdef notdef
@@ -4062,19 +4062,19 @@ bge_reset(struct bge_softc *sc)
reg | (1 << 15));
}
devctl = pci_conf_read(sc->sc_pc, sc->sc_pcitag,
- sc->bge_pciecap + PCI_PCIE_DCSR);
+ sc->bge_pciecap + PCIE_DCSR);
/* Clear enable no snoop and disable relaxed ordering. */
- devctl &= ~(PCI_PCIE_DCSR_ENA_RELAX_ORD |
- PCI_PCIE_DCSR_ENA_NO_SNOOP);
+ devctl &= ~(PCIE_DCSR_ENA_RELAX_ORD |
+ PCIE_DCSR_ENA_NO_SNOOP);
/* Set PCIE max payload size to 128 for older PCIe devices */
if ((sc->bge_flags & BGE_CPMU_PRESENT) == 0)
devctl &= ~(0x00e0);
/* Clear device status register. Write 1b to clear */
- devctl |= PCI_PCIE_DCSR_URD | PCI_PCIE_DCSR_FED
- | PCI_PCIE_DCSR_NFED | PCI_PCIE_DCSR_CED;
+ devctl |= PCIE_DCSR_URD | PCIE_DCSR_FED
+ | PCIE_DCSR_NFED | PCIE_DCSR_CED;
pci_conf_write(sc->sc_pc, sc->sc_pcitag,
- sc->bge_pciecap + PCI_PCIE_DCSR, devctl);
+ sc->bge_pciecap + PCIE_DCSR, devctl);
bge_set_max_readrq(sc);
}
@@ -4104,9 +4104,9 @@ bge_reset(struct bge_softc *sc)
/* Step 11: disable PCI-X Relaxed Ordering. */
if (sc->bge_flags & BGE_PCIX) {
reg = pci_conf_read(sc->sc_pc, sc->sc_pcitag, sc->bge_pcixcap
- + PCI_PCIX_CMD);
+ + PCIX_CMD);
pci_conf_write(sc->sc_pc, sc->sc_pcitag, sc->bge_pcixcap
- + PCI_PCIX_CMD, reg & ~PCI_PCIX_CMD_RELAXED_ORDER);
+ + PCIX_CMD, reg & ~PCIX_CMD_RELAXED_ORDER);
}
/* 5718 reset step 10, 57XX step 12 */
Index: src/sys/dev/pci/if_bgereg.h
diff -u src/sys/dev/pci/if_bgereg.h:1.74 src/sys/dev/pci/if_bgereg.h:1.75
--- src/sys/dev/pci/if_bgereg.h:1.74 Thu Apr 11 10:12:48 2013
+++ src/sys/dev/pci/if_bgereg.h Sun Apr 21 19:59:40 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_bgereg.h,v 1.74 2013/04/11 10:12:48 msaitoh Exp $ */
+/* $NetBSD: if_bgereg.h,v 1.75 2013/04/21 19:59:40 msaitoh Exp $ */
/*
* Copyright (c) 2001 Wind River Systems
* Copyright (c) 1997, 1998, 1999, 2001
@@ -175,8 +175,8 @@
#define BGE_PCI_MAXLAT 0x3F
#define BGE_PCI_PCIXCAP 0x40
#define BGE_PCI_NEXTPTR_PM 0x41
-#define BGE_PCI_PCIX_CMD 0x42
-#define BGE_PCI_PCIX_STS 0x44
+#define BGE_PCIX_CMD 0x42
+#define BGE_PCIX_STS 0x44
#define BGE_PCI_PWRMGMT_CAPID 0x48
#define BGE_PCI_NEXTPTR_VPD 0x49
#define BGE_PCI_PWRMGMT_CAPS 0x4A
Index: src/sys/dev/pci/if_iwn.c
diff -u src/sys/dev/pci/if_iwn.c:1.64 src/sys/dev/pci/if_iwn.c:1.65
--- src/sys/dev/pci/if_iwn.c:1.64 Sat Mar 30 03:21:43 2013
+++ src/sys/dev/pci/if_iwn.c Sun Apr 21 19:59:40 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_iwn.c,v 1.64 2013/03/30 03:21:43 christos Exp $ */
+/* $NetBSD: if_iwn.c,v 1.65 2013/04/21 19:59:40 msaitoh Exp $ */
/* $OpenBSD: if_iwn.c,v 1.96 2010/05/13 09:25:03 damien Exp $ */
/*-
@@ -22,7 +22,7 @@
* adapters.
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: if_iwn.c,v 1.64 2013/03/30 03:21:43 christos Exp $");
+__KERNEL_RCSID(0, "$NetBSD: if_iwn.c,v 1.65 2013/04/21 19:59:40 msaitoh Exp $");
#define IWN_USE_RBUF /* Use local storage for RX */
#undef IWN_HWCRYPTO /* XXX does not even compile yet */
@@ -4067,8 +4067,8 @@ iwn_set_pslevel(struct iwn_softc *sc, in
cmd.flags |= htole16(IWN_PS_FAST_PD);
/* Retrieve PCIe Active State Power Management (ASPM). */
reg = pci_conf_read(sc->sc_pct, sc->sc_pcitag,
- sc->sc_cap_off + PCI_PCIE_LCSR);
- if (!(reg & PCI_PCIE_LCSR_ASPM_L0S)) /* L0s Entry disabled. */
+ sc->sc_cap_off + PCIE_LCSR);
+ if (!(reg & PCIE_LCSR_ASPM_L0S)) /* L0s Entry disabled. */
cmd.flags |= htole16(IWN_PS_PCI_PMGT);
cmd.rxtimeout = htole32(pmgt->rxtimeout * 1024);
cmd.txtimeout = htole32(pmgt->txtimeout * 1024);
@@ -5475,9 +5475,9 @@ iwn_apm_init(struct iwn_softc *sc)
/* Retrieve PCIe Active State Power Management (ASPM). */
reg = pci_conf_read(sc->sc_pct, sc->sc_pcitag,
- sc->sc_cap_off + PCI_PCIE_LCSR);
+ sc->sc_cap_off + PCIE_LCSR);
/* Workaround for HW instability in PCIe L0->L0s->L1 transition. */
- if (reg & PCI_PCIE_LCSR_ASPM_L1) /* L1 Entry enabled. */
+ if (reg & PCIE_LCSR_ASPM_L1) /* L1 Entry enabled. */
IWN_SETBITS(sc, IWN_GIO, IWN_GIO_L0S_ENA);
else
IWN_CLRBITS(sc, IWN_GIO, IWN_GIO_L0S_ENA);
Index: src/sys/dev/pci/if_wm.c
diff -u src/sys/dev/pci/if_wm.c:1.247 src/sys/dev/pci/if_wm.c:1.248
--- src/sys/dev/pci/if_wm.c:1.247 Thu Apr 18 12:42:03 2013
+++ src/sys/dev/pci/if_wm.c Sun Apr 21 19:59:41 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_wm.c,v 1.247 2013/04/18 12:42:03 msaitoh Exp $ */
+/* $NetBSD: if_wm.c,v 1.248 2013/04/21 19:59:41 msaitoh Exp $ */
/*
* Copyright (c) 2001, 2002, 2003, 2004 Wasabi Systems, Inc.
@@ -76,7 +76,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: if_wm.c,v 1.247 2013/04/18 12:42:03 msaitoh Exp $");
+__KERNEL_RCSID(0, "$NetBSD: if_wm.c,v 1.248 2013/04/21 19:59:41 msaitoh Exp $");
#include <sys/param.h>
#include <sys/systm.h>
@@ -1377,25 +1377,25 @@ wm_attach(device_t parent, device_t self
* incorrectly.
*/
pcix_cmd = pci_conf_read(pa->pa_pc, pa->pa_tag,
- sc->sc_pcixe_capoff + PCI_PCIX_CMD);
+ sc->sc_pcixe_capoff + PCIX_CMD);
pcix_sts = pci_conf_read(pa->pa_pc, pa->pa_tag,
- sc->sc_pcixe_capoff + PCI_PCIX_STATUS);
+ sc->sc_pcixe_capoff + PCIX_STATUS);
bytecnt =
- (pcix_cmd & PCI_PCIX_CMD_BYTECNT_MASK) >>
- PCI_PCIX_CMD_BYTECNT_SHIFT;
+ (pcix_cmd & PCIX_CMD_BYTECNT_MASK) >>
+ PCIX_CMD_BYTECNT_SHIFT;
maxb =
- (pcix_sts & PCI_PCIX_STATUS_MAXB_MASK) >>
- PCI_PCIX_STATUS_MAXB_SHIFT;
+ (pcix_sts & PCIX_STATUS_MAXB_MASK) >>
+ PCIX_STATUS_MAXB_SHIFT;
if (bytecnt > maxb) {
aprint_verbose_dev(sc->sc_dev,
"resetting PCI-X MMRBC: %d -> %d\n",
512 << bytecnt, 512 << maxb);
pcix_cmd = (pcix_cmd &
- ~PCI_PCIX_CMD_BYTECNT_MASK) |
- (maxb << PCI_PCIX_CMD_BYTECNT_SHIFT);
+ ~PCIX_CMD_BYTECNT_MASK) |
+ (maxb << PCIX_CMD_BYTECNT_SHIFT);
pci_conf_write(pa->pa_pc, pa->pa_tag,
- sc->sc_pcixe_capoff + PCI_PCIX_CMD,
+ sc->sc_pcixe_capoff + PCIX_CMD,
pcix_cmd);
}
}
@@ -8269,10 +8269,10 @@ wm_set_pcie_completion_timeout(struct wm
}
ctrl2 = pci_conf_read(sc->sc_pc, sc->sc_pcitag,
- sc->sc_pcixe_capoff + PCI_PCIE_DCSR2);
- ctrl2 |= WM_PCI_PCIE_DCSR2_16MS;
+ sc->sc_pcixe_capoff + PCIE_DCSR2);
+ ctrl2 |= WM_PCIE_DCSR2_16MS;
pci_conf_write(sc->sc_pc, sc->sc_pcitag,
- sc->sc_pcixe_capoff + PCI_PCIE_DCSR2, ctrl2);
+ sc->sc_pcixe_capoff + PCIE_DCSR2, ctrl2);
out:
/* Disable completion timeout resend */
Index: src/sys/dev/pci/if_wmreg.h
diff -u src/sys/dev/pci/if_wmreg.h:1.51 src/sys/dev/pci/if_wmreg.h:1.52
--- src/sys/dev/pci/if_wmreg.h:1.51 Thu Apr 18 12:42:03 2013
+++ src/sys/dev/pci/if_wmreg.h Sun Apr 21 19:59:41 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: if_wmreg.h,v 1.51 2013/04/18 12:42:03 msaitoh Exp $ */
+/* $NetBSD: if_wmreg.h,v 1.52 2013/04/21 19:59:41 msaitoh Exp $ */
/*
* Copyright (c) 2001 Wasabi Systems, Inc.
@@ -969,7 +969,7 @@ struct livengood_tcpip_ctxdesc {
#define ICH_NVM_SIG_VALUE 0x80
/* for PCI express Capability registers */
-#define WM_PCI_PCIE_DCSR2_16MS 0x00000005
+#define WM_PCIE_DCSR2_16MS 0x00000005
/* advanced TX descriptor for 82575 and newer */
typedef union nq_txdesc {
Index: src/sys/dev/pci/ppb.c
diff -u src/sys/dev/pci/ppb.c:1.51 src/sys/dev/pci/ppb.c:1.52
--- src/sys/dev/pci/ppb.c:1.51 Wed Mar 6 11:50:32 2013
+++ src/sys/dev/pci/ppb.c Sun Apr 21 19:59:41 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: ppb.c,v 1.51 2013/03/06 11:50:32 yamt Exp $ */
+/* $NetBSD: ppb.c,v 1.52 2013/04/21 19:59:41 msaitoh Exp $ */
/*
* Copyright (c) 1996, 1998 Christopher G. Demetriou. All rights reserved.
@@ -31,7 +31,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: ppb.c,v 1.51 2013/03/06 11:50:32 yamt Exp $");
+__KERNEL_RCSID(0, "$NetBSD: ppb.c,v 1.52 2013/04/21 19:59:41 msaitoh Exp $");
#include <sys/param.h>
#include <sys/systm.h>
@@ -43,9 +43,9 @@ __KERNEL_RCSID(0, "$NetBSD: ppb.c,v 1.51
#include <dev/pci/ppbreg.h>
#include <dev/pci/pcidevs.h>
-#define PCI_PCIE_SLCSR_NOTIFY_MASK \
- (PCI_PCIE_SLCSR_ABE | PCI_PCIE_SLCSR_PFE | PCI_PCIE_SLCSR_MSE | \
- PCI_PCIE_SLCSR_PDE | PCI_PCIE_SLCSR_CCE | PCI_PCIE_SLCSR_HPE)
+#define PCIE_SLCSR_NOTIFY_MASK \
+ (PCIE_SLCSR_ABE | PCIE_SLCSR_PFE | PCIE_SLCSR_MSE | \
+ PCIE_SLCSR_PDE | PCIE_SLCSR_CCE | PCIE_SLCSR_HPE)
struct ppb_softc {
device_t sc_dev; /* generic device glue */
@@ -109,52 +109,52 @@ ppb_fix_pcie(device_t self)
return; /* Not a PCIe device */
aprint_normal_dev(self, "PCI Express ");
- switch (reg & PCI_PCIE_XCAP_VER_MASK) {
- case PCI_PCIE_XCAP_VER_1_0:
+ switch (reg & PCIE_XCAP_VER_MASK) {
+ case PCIE_XCAP_VER_1_0:
aprint_normal("1.0");
break;
- case PCI_PCIE_XCAP_VER_2_0:
+ case PCIE_XCAP_VER_2_0:
aprint_normal("2.0");
break;
default:
aprint_normal_dev(self,
"version unsupported (0x%" PRIxMAX ")\n",
- __SHIFTOUT(reg, PCI_PCIE_XCAP_VER_MASK));
+ __SHIFTOUT(reg, PCIE_XCAP_VER_MASK));
return;
}
aprint_normal(" <");
- switch (reg & PCI_PCIE_XCAP_TYPE_MASK) {
- case PCI_PCIE_XCAP_TYPE_PCIE_DEV:
+ switch (reg & PCIE_XCAP_TYPE_MASK) {
+ case PCIE_XCAP_TYPE_PCIE_DEV:
aprint_normal("PCI-E Endpoint device");
break;
- case PCI_PCIE_XCAP_TYPE_PCI_DEV:
+ case PCIE_XCAP_TYPE_PCI_DEV:
aprint_normal("Legacy PCI-E Endpoint device");
break;
- case PCI_PCIE_XCAP_TYPE_ROOT:
+ case PCIE_XCAP_TYPE_ROOT:
aprint_normal("Root Port of PCI-E Root Complex");
break;
- case PCI_PCIE_XCAP_TYPE_UP:
+ case PCIE_XCAP_TYPE_UP:
aprint_normal("Upstream Port of PCI-E Switch");
break;
- case PCI_PCIE_XCAP_TYPE_DOWN:
+ case PCIE_XCAP_TYPE_DOWN:
aprint_normal("Downstream Port of PCI-E Switch");
break;
- case PCI_PCIE_XCAP_TYPE_PCIE2PCI:
+ case PCIE_XCAP_TYPE_PCIE2PCI:
aprint_normal("PCI-E to PCI/PCI-X Bridge");
break;
- case PCI_PCIE_XCAP_TYPE_PCI2PCIE:
+ case PCIE_XCAP_TYPE_PCI2PCIE:
aprint_normal("PCI/PCI-X to PCI-E Bridge");
break;
default:
aprint_normal("Device/Port Type 0x%" PRIxMAX,
- __SHIFTOUT(reg, PCI_PCIE_XCAP_TYPE_MASK));
+ __SHIFTOUT(reg, PCIE_XCAP_TYPE_MASK));
break;
}
- switch (reg & PCI_PCIE_XCAP_TYPE_MASK) {
- case PCI_PCIE_XCAP_TYPE_ROOT:
- case PCI_PCIE_XCAP_TYPE_DOWN:
- case PCI_PCIE_XCAP_TYPE_PCI2PCIE:
+ switch (reg & PCIE_XCAP_TYPE_MASK) {
+ case PCIE_XCAP_TYPE_ROOT:
+ case PCIE_XCAP_TYPE_DOWN:
+ case PCIE_XCAP_TYPE_PCI2PCIE:
reg = pci_conf_read(sc->sc_pc, sc->sc_tag, off + 0x0c);
u_int mlw = (reg >> 4) & 0x1f;
u_int mls = (reg >> 0) & 0x0f;
@@ -188,12 +188,12 @@ ppb_fix_pcie(device_t self)
break;
}
- reg = pci_conf_read(sc->sc_pc, sc->sc_tag, off + PCI_PCIE_SLCSR);
- if (reg & PCI_PCIE_SLCSR_NOTIFY_MASK) {
+ reg = pci_conf_read(sc->sc_pc, sc->sc_tag, off + PCIE_SLCSR);
+ if (reg & PCIE_SLCSR_NOTIFY_MASK) {
aprint_debug_dev(self, "disabling notification events\n");
- reg &= ~PCI_PCIE_SLCSR_NOTIFY_MASK;
+ reg &= ~PCIE_SLCSR_NOTIFY_MASK;
pci_conf_write(sc->sc_pc, sc->sc_tag,
- off + PCI_PCIE_SLCSR, reg);
+ off + PCIE_SLCSR, reg);
}
}
Index: src/sys/dev/pci/pci_subr.c
diff -u src/sys/dev/pci/pci_subr.c:1.102 src/sys/dev/pci/pci_subr.c:1.103
--- src/sys/dev/pci/pci_subr.c:1.102 Wed Apr 17 08:07:40 2013
+++ src/sys/dev/pci/pci_subr.c Sun Apr 21 19:59:41 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: pci_subr.c,v 1.102 2013/04/17 08:07:40 msaitoh Exp $ */
+/* $NetBSD: pci_subr.c,v 1.103 2013/04/21 19:59:41 msaitoh Exp $ */
/*
* Copyright (c) 1997 Zubin D. Dittia. All rights reserved.
@@ -40,7 +40,7 @@
*/
#include <sys/cdefs.h>
-__KERNEL_RCSID(0, "$NetBSD: pci_subr.c,v 1.102 2013/04/17 08:07:40 msaitoh Exp $");
+__KERNEL_RCSID(0, "$NetBSD: pci_subr.c,v 1.103 2013/04/21 19:59:41 msaitoh Exp $");
#ifdef _KERNEL_OPT
#include "opt_pci.h"
@@ -909,18 +909,18 @@ pci_conf_print_pcie_cap(const pcireg_t *
printf("unknown\n");
break;
}
- if (check_slot && (reg & PCI_PCIE_XCAP_SI) != 0)
+ if (check_slot && (reg & PCIE_XCAP_SI) != 0)
printf(" Slot implemented\n");
printf(" Interrupt Message Number: %x\n",
- (unsigned int)((reg & PCI_PCIE_XCAP_IRQ) >> 27));
+ (unsigned int)((reg & PCIE_XCAP_IRQ) >> 27));
/* Device Capability Register */
- reg = regs[o2i(capoff + PCI_PCIE_DCAP)];
+ reg = regs[o2i(capoff + PCIE_DCAP)];
printf(" Device Capabilities Register: 0x%08x\n", reg);
printf(" Max Payload Size Supported: %u bytes max\n",
- (unsigned int)(reg & PCI_PCIE_DCAP_MAX_PAYLOAD) * 256);
+ (unsigned int)(reg & PCIE_DCAP_MAX_PAYLOAD) * 256);
printf(" Phantom Functions Supported: ");
- switch ((reg & PCI_PCIE_DCAP_PHANTOM_FUNCS) >> 3) {
+ switch ((reg & PCIE_DCAP_PHANTOM_FUNCS) >> 3) {
case 0x0:
printf("not available\n");
break;
@@ -935,82 +935,82 @@ pci_conf_print_pcie_cap(const pcireg_t *
break;
}
printf(" Extended Tag Field Supported: %dbit\n",
- (reg & PCI_PCIE_DCAP_EXT_TAG_FIELD) == 0 ? 5 : 8);
+ (reg & PCIE_DCAP_EXT_TAG_FIELD) == 0 ? 5 : 8);
printf(" Endpoint L0 Acceptable Latency: ");
- pci_print_pcie_L0s_latency((reg & PCI_PCIE_DCAP_L0S_LATENCY) >> 6);
+ pci_print_pcie_L0s_latency((reg & PCIE_DCAP_L0S_LATENCY) >> 6);
printf(" Endpoint L1 Acceptable Latency: ");
- pci_print_pcie_L1_latency((reg & PCI_PCIE_DCAP_L1_LATENCY) >> 9);
+ pci_print_pcie_L1_latency((reg & PCIE_DCAP_L1_LATENCY) >> 9);
printf(" Attention Button Present: %s\n",
- (reg & PCI_PCIE_DCAP_ATTN_BUTTON) != 0 ? "yes" : "no");
+ (reg & PCIE_DCAP_ATTN_BUTTON) != 0 ? "yes" : "no");
printf(" Attention Indicator Present: %s\n",
- (reg & PCI_PCIE_DCAP_ATTN_IND) != 0 ? "yes" : "no");
+ (reg & PCIE_DCAP_ATTN_IND) != 0 ? "yes" : "no");
printf(" Power Indicator Present: %s\n",
- (reg & PCI_PCIE_DCAP_PWR_IND) != 0 ? "yes" : "no");
+ (reg & PCIE_DCAP_PWR_IND) != 0 ? "yes" : "no");
printf(" Role-Based Error Report: %s\n",
- (reg & PCI_PCIE_DCAP_ROLE_ERR_RPT) != 0 ? "yes" : "no");
+ (reg & PCIE_DCAP_ROLE_ERR_RPT) != 0 ? "yes" : "no");
printf(" Captured Slot Power Limit Value: %d\n",
- (unsigned int)(reg & PCI_PCIE_DCAP_SLOT_PWR_LIM_VAL) >> 18);
+ (unsigned int)(reg & PCIE_DCAP_SLOT_PWR_LIM_VAL) >> 18);
printf(" Captured Slot Power Limit Scale: %d\n",
- (unsigned int)(reg & PCI_PCIE_DCAP_SLOT_PWR_LIM_SCALE) >> 26);
+ (unsigned int)(reg & PCIE_DCAP_SLOT_PWR_LIM_SCALE) >> 26);
printf(" Function-Level Reset Capability: %s\n",
- (reg & PCI_PCIE_DCAP_FLR) != 0 ? "yes" : "no");
+ (reg & PCIE_DCAP_FLR) != 0 ? "yes" : "no");
/* Device Control Register */
- reg = regs[o2i(capoff + PCI_PCIE_DCSR)];
+ reg = regs[o2i(capoff + PCIE_DCSR)];
printf(" Device Control Register: 0x%04x\n", reg & 0xffff);
printf(" Correctable Error Reporting Enable: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_COR_ERR) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_COR_ERR) != 0 ? "on" : "off");
printf(" Non Fatal Error Reporting Enable: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_NFER) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_NFER) != 0 ? "on" : "off");
printf(" Fatal Error Reporting Enable: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_FER) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_FER) != 0 ? "on" : "off");
printf(" Unsupported Request Reporting Enable: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_URR) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_URR) != 0 ? "on" : "off");
printf(" Enable Relaxed Ordering: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_RELAX_ORD) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_RELAX_ORD) != 0 ? "on" : "off");
printf(" Max Payload Size: %d byte\n",
- 128 << (((unsigned int)(reg & PCI_PCIE_DCSR_MAX_PAYLOAD) >> 5)));
+ 128 << (((unsigned int)(reg & PCIE_DCSR_MAX_PAYLOAD) >> 5)));
printf(" Extended Tag Field Enable: %s\n",
- (reg & PCI_PCIE_DCSR_EXT_TAG_FIELD) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_EXT_TAG_FIELD) != 0 ? "on" : "off");
printf(" Phantom Functions Enable: %s\n",
- (reg & PCI_PCIE_DCSR_PHANTOM_FUNCS) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_PHANTOM_FUNCS) != 0 ? "on" : "off");
printf(" Aux Power PM Enable: %s\n",
- (reg & PCI_PCIE_DCSR_AUX_POWER_PM) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_AUX_POWER_PM) != 0 ? "on" : "off");
printf(" Enable No Snoop: %s\n",
- (reg & PCI_PCIE_DCSR_ENA_NO_SNOOP) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_ENA_NO_SNOOP) != 0 ? "on" : "off");
printf(" Max Read Request Size: %d byte\n",
- 128 << ((unsigned int)(reg & PCI_PCIE_DCSR_MAX_READ_REQ) >> 12));
+ 128 << ((unsigned int)(reg & PCIE_DCSR_MAX_READ_REQ) >> 12));
/* Device Status Register */
- reg = regs[o2i(capoff + PCI_PCIE_DCSR)];
+ reg = regs[o2i(capoff + PCIE_DCSR)];
printf(" Device Status Register: 0x%04x\n", reg >> 16);
printf(" Correctable Error Detected: %s\n",
- (reg & PCI_PCIE_DCSR_CED) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_CED) != 0 ? "on" : "off");
printf(" Non Fatal Error Detected: %s\n",
- (reg & PCI_PCIE_DCSR_NFED) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_NFED) != 0 ? "on" : "off");
printf(" Fatal Error Detected: %s\n",
- (reg & PCI_PCIE_DCSR_FED) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_FED) != 0 ? "on" : "off");
printf(" Unsupported Request Detected: %s\n",
- (reg & PCI_PCIE_DCSR_URD) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_URD) != 0 ? "on" : "off");
printf(" Aux Power Detected: %s\n",
- (reg & PCI_PCIE_DCSR_AUX_PWR) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_AUX_PWR) != 0 ? "on" : "off");
printf(" Transaction Pending: %s\n",
- (reg & PCI_PCIE_DCSR_TRANSACTION_PND) != 0 ? "on" : "off");
+ (reg & PCIE_DCSR_TRANSACTION_PND) != 0 ? "on" : "off");
/* Link Capability Register */
- reg = regs[o2i(capoff + PCI_PCIE_LCAP)];
+ reg = regs[o2i(capoff + PCIE_LCAP)];
printf(" Link Capabilities Register: 0x%08x\n", reg);
printf(" Maximum Link Speed: ");
- val = reg & PCI_PCIE_LCAP_MAX_SPEED;
+ val = reg & PCIE_LCAP_MAX_SPEED;
if (val < 1 || val > 3) {
printf("unknown %u value\n", val);
} else {
printf("%sGb/s\n", linkspeeds[val - 1]);
}
printf(" Maximum Link Width: x%u lanes\n",
- (unsigned int)(reg & PCI_PCIE_LCAP_MAX_WIDTH) >> 4);
+ (unsigned int)(reg & PCIE_LCAP_MAX_WIDTH) >> 4);
printf(" Active State PM Support: ");
- val = (reg & PCI_PCIE_LCAP_ASPM) >> 10;
+ val = (reg & PCIE_LCAP_ASPM) >> 10;
switch (val) {
case 0x1:
printf("L0s Entry supported\n");
@@ -1023,16 +1023,16 @@ pci_conf_print_pcie_cap(const pcireg_t *
break;
}
printf(" L0 Exit Latency: ");
- pci_print_pcie_L0s_latency((reg & PCI_PCIE_LCAP_L0S_EXIT) >> 12);
+ pci_print_pcie_L0s_latency((reg & PCIE_LCAP_L0S_EXIT) >> 12);
printf(" L1 Exit Latency: ");
- pci_print_pcie_L1_latency((reg & PCI_PCIE_LCAP_L1_EXIT) >> 15);
+ pci_print_pcie_L1_latency((reg & PCIE_LCAP_L1_EXIT) >> 15);
printf(" Port Number: %u\n", reg >> 24);
/* Link Control Register */
- reg = regs[o2i(capoff + PCI_PCIE_LCSR)];
+ reg = regs[o2i(capoff + PCIE_LCSR)];
printf(" Link Control Register: 0x%04x\n", reg & 0xffff);
printf(" Active State PM Control: ");
- val = reg & (PCI_PCIE_LCSR_ASPM_L1 | PCI_PCIE_LCSR_ASPM_L0S);
+ val = reg & (PCIE_LCSR_ASPM_L1 | PCIE_LCSR_ASPM_L0S);
switch (val) {
case 0:
printf("disabled\n");
@@ -1048,98 +1048,98 @@ pci_conf_print_pcie_cap(const pcireg_t *
break;
}
printf(" Read Completion Boundary Control: %dbyte\n",
- (reg & PCI_PCIE_LCSR_RCB) != 0 ? 128 : 64);
+ (reg & PCIE_LCSR_RCB) != 0 ? 128 : 64);
printf(" Link Disable: %s\n",
- (reg & PCI_PCIE_LCSR_LINK_DIS) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LINK_DIS) != 0 ? "on" : "off");
printf(" Retrain Link: %s\n",
- (reg & PCI_PCIE_LCSR_RETRAIN) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_RETRAIN) != 0 ? "on" : "off");
printf(" Common Clock Configuration: %s\n",
- (reg & PCI_PCIE_LCSR_COMCLKCFG) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_COMCLKCFG) != 0 ? "on" : "off");
printf(" Extended Synch: %s\n",
- (reg & PCI_PCIE_LCSR_EXTNDSYNC) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_EXTNDSYNC) != 0 ? "on" : "off");
printf(" Enable Clock Power Management: %s\n",
- (reg & PCI_PCIE_LCSR_ENCLKPM) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_ENCLKPM) != 0 ? "on" : "off");
printf(" Hardware Autonomous Width Disable: %s\n",
- (reg & PCI_PCIE_LCSR_HAWD) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_HAWD) != 0 ? "on" : "off");
printf(" Link Bandwidth Management Interrupt Enable: %s\n",
- (reg & PCI_PCIE_LCSR_LBMIE) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LBMIE) != 0 ? "on" : "off");
printf(" Link Autonomous Bandwidth Interrupt Enable: %s\n",
- (reg & PCI_PCIE_LCSR_LABIE) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LABIE) != 0 ? "on" : "off");
/* Link Status Register */
- reg = regs[o2i(capoff + PCI_PCIE_LCSR)];
+ reg = regs[o2i(capoff + PCIE_LCSR)];
printf(" Link Status Register: 0x%04x\n", reg >> 16);
printf(" Negotiated Link Speed: ");
if (((reg >> 16) & 0x000f) < 1 ||
((reg >> 16) & 0x000f) > 3) {
printf("unknown %u value\n",
- (unsigned int)(reg & PCI_PCIE_LCSR_LINKSPEED) >> 16);
+ (unsigned int)(reg & PCIE_LCSR_LINKSPEED) >> 16);
} else {
printf("%sGb/s\n",
- linkspeeds[((reg & PCI_PCIE_LCSR_LINKSPEED) >> 16) - 1]);
+ linkspeeds[((reg & PCIE_LCSR_LINKSPEED) >> 16) - 1]);
}
printf(" Negotiated Link Width: x%u lanes\n",
(reg >> 20) & 0x003f);
printf(" Training Error: %s\n",
- (reg & PCI_PCIE_LCSR_LINKTRAIN_ERR) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LINKTRAIN_ERR) != 0 ? "on" : "off");
printf(" Link Training: %s\n",
- (reg & PCI_PCIE_LCSR_LINKTRAIN) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LINKTRAIN) != 0 ? "on" : "off");
printf(" Slot Clock Configuration: %s\n",
- (reg & PCI_PCIE_LCSR_SLOTCLKCFG) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_SLOTCLKCFG) != 0 ? "on" : "off");
printf(" Data Link Layer Link Active: %s\n",
- (reg & PCI_PCIE_LCSR_DLACTIVE) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_DLACTIVE) != 0 ? "on" : "off");
printf(" Link Bandwidth Management Status: %s\n",
- (reg & PCI_PCIE_LCSR_LINK_BW_MGMT) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LINK_BW_MGMT) != 0 ? "on" : "off");
printf(" Link Autonomous Bandwidth Status: %s\n",
- (reg & PCI_PCIE_LCSR_LINK_AUTO_BW) != 0 ? "on" : "off");
+ (reg & PCIE_LCSR_LINK_AUTO_BW) != 0 ? "on" : "off");
/* XXX Is this check right? */
if (check_slot == true) {
/* Slot Capability Register */
- reg = regs[o2i(capoff + PCI_PCIE_SLCAP)];
+ reg = regs[o2i(capoff + PCIE_SLCAP)];
printf(" Slot Capability Register: %08x\n", reg);
- if ((reg & PCI_PCIE_SLCAP_ABP) != 0)
+ if ((reg & PCIE_SLCAP_ABP) != 0)
printf(" Attention Button Present\n");
- if ((reg & PCI_PCIE_SLCAP_PCP) != 0)
+ if ((reg & PCIE_SLCAP_PCP) != 0)
printf(" Power Controller Present\n");
- if ((reg & PCI_PCIE_SLCAP_MSP) != 0)
+ if ((reg & PCIE_SLCAP_MSP) != 0)
printf(" MRL Sensor Present\n");
- if ((reg & PCI_PCIE_SLCAP_AIP) != 0)
+ if ((reg & PCIE_SLCAP_AIP) != 0)
printf(" Attention Indicator Present\n");
- if ((reg & PCI_PCIE_SLCAP_PIP) != 0)
+ if ((reg & PCIE_SLCAP_PIP) != 0)
printf(" Power Indicator Present\n");
- if ((reg & PCI_PCIE_SLCAP_HPS) != 0)
+ if ((reg & PCIE_SLCAP_HPS) != 0)
printf(" Hot-Plug Surprise\n");
- if ((reg & PCI_PCIE_SLCAP_HPC) != 0)
+ if ((reg & PCIE_SLCAP_HPC) != 0)
printf(" Hot-Plug Capable\n");
printf(" Slot Power Limit Value: %d\n",
- (unsigned int)(reg & PCI_PCIE_SLCAP_SPLV) >> 7);
+ (unsigned int)(reg & PCIE_SLCAP_SPLV) >> 7);
printf(" Slot Power Limit Scale: %d\n",
- (unsigned int)(reg & PCI_PCIE_SLCAP_SPLS) >> 15);
- if ((reg & PCI_PCIE_SLCAP_EIP) != 0)
+ (unsigned int)(reg & PCIE_SLCAP_SPLS) >> 15);
+ if ((reg & PCIE_SLCAP_EIP) != 0)
printf(" Electromechanical Interlock Present\n");
- if ((reg & PCI_PCIE_SLCAP_NCCS) != 0)
+ if ((reg & PCIE_SLCAP_NCCS) != 0)
printf(" No Command Completed Support\n");
printf(" Physical Slot Number: %d\n",
- (unsigned int)(reg & PCI_PCIE_SLCAP_PSN) >> 19);
+ (unsigned int)(reg & PCIE_SLCAP_PSN) >> 19);
/* Slot Control Register */
- reg = regs[o2i(capoff + PCI_PCIE_SLCSR)];
+ reg = regs[o2i(capoff + PCIE_SLCSR)];
printf(" Slot Control Register: %04x\n", reg & 0xffff);
- if ((reg & PCI_PCIE_SLCSR_ABE) != 0)
+ if ((reg & PCIE_SLCSR_ABE) != 0)
printf(" Attention Button Pressed Enabled\n");
- if ((reg & PCI_PCIE_SLCSR_PFE) != 0)
+ if ((reg & PCIE_SLCSR_PFE) != 0)
printf(" Power Fault Detected Enabled\n");
- if ((reg & PCI_PCIE_SLCSR_MSE) != 0)
+ if ((reg & PCIE_SLCSR_MSE) != 0)
printf(" MRL Sensor Changed Enabled\n");
- if ((reg & PCI_PCIE_SLCSR_PDE) != 0)
+ if ((reg & PCIE_SLCSR_PDE) != 0)
printf(" Presense Detect Changed Enabled\n");
- if ((reg & PCI_PCIE_SLCSR_CCE) != 0)
+ if ((reg & PCIE_SLCSR_CCE) != 0)
printf(" Command Completed Interrupt Enabled\n");
- if ((reg & PCI_PCIE_SLCSR_HPE) != 0)
+ if ((reg & PCIE_SLCSR_HPE) != 0)
printf(" Hot-Plug Interrupt Enabled\n");
printf(" Attention Indicator Control: ");
- switch ((reg & PCI_PCIE_SLCSR_AIC) >> 6) {
+ switch ((reg & PCIE_SLCSR_AIC) >> 6) {
case 0x0:
printf("reserved\n");
break;
@@ -1154,7 +1154,7 @@ pci_conf_print_pcie_cap(const pcireg_t *
break;
}
printf(" Power Indicator Control: ");
- switch ((reg & PCI_PCIE_SLCSR_PIC) >> 8) {
+ switch ((reg & PCIE_SLCSR_PIC) >> 8) {
case 0x0:
printf("reserved\n");
break;
@@ -1169,49 +1169,49 @@ pci_conf_print_pcie_cap(const pcireg_t *
break;
}
printf(" Power Controller Control: ");
- if ((reg & PCI_PCIE_SLCSR_PCC) != 0)
+ if ((reg & PCIE_SLCSR_PCC) != 0)
printf("off\n");
else
printf("on\n");
- if ((reg & PCI_PCIE_SLCSR_EIC) != 0)
+ if ((reg & PCIE_SLCSR_EIC) != 0)
printf(" Electromechanical Interlock Control\n");
- if ((reg & PCI_PCIE_SLCSR_LACS) != 0)
+ if ((reg & PCIE_SLCSR_LACS) != 0)
printf(" Data Link Layer State Changed Enable\n");
/* Slot Status Register */
printf(" Slot Status Register: %04x\n", reg >> 16);
- if ((reg & PCI_PCIE_SLCSR_ABP) != 0)
+ if ((reg & PCIE_SLCSR_ABP) != 0)
printf(" Attention Button Pressed\n");
- if ((reg & PCI_PCIE_SLCSR_PFD) != 0)
+ if ((reg & PCIE_SLCSR_PFD) != 0)
printf(" Power Fault Detected\n");
- if ((reg & PCI_PCIE_SLCSR_MSC) != 0)
+ if ((reg & PCIE_SLCSR_MSC) != 0)
printf(" MRL Sensor Changed\n");
- if ((reg & PCI_PCIE_SLCSR_PDC) != 0)
+ if ((reg & PCIE_SLCSR_PDC) != 0)
printf(" Presense Detect Changed\n");
- if ((reg & PCI_PCIE_SLCSR_CC) != 0)
+ if ((reg & PCIE_SLCSR_CC) != 0)
printf(" Command Completed\n");
- if ((reg & PCI_PCIE_SLCSR_MS) != 0)
+ if ((reg & PCIE_SLCSR_MS) != 0)
printf(" MRL Open\n");
- if ((reg & PCI_PCIE_SLCSR_PDS) != 0)
+ if ((reg & PCIE_SLCSR_PDS) != 0)
printf(" Card Present in slot\n");
- if ((reg & PCI_PCIE_SLCSR_EIS) != 0)
+ if ((reg & PCIE_SLCSR_EIS) != 0)
printf(" Electromechanical Interlock engaged\n");
- if ((reg & PCI_PCIE_SLCSR_LACS) != 0)
+ if ((reg & PCIE_SLCSR_LACS) != 0)
printf(" Data Link Layer State Changed\n");
}
/* XXX Is this check right? */
if (check_rootport == true) {
/* Root Control Register */
- reg = regs[o2i(capoff + PCI_PCIE_RCR)];
+ reg = regs[o2i(capoff + PCIE_RCR)];
printf(" Root Control Register: %04x\n", reg & 0xffff);
- if ((reg & PCI_PCIE_RCR_SERR_CER) != 0)
+ if ((reg & PCIE_RCR_SERR_CER) != 0)
printf(" SERR on Correctable Error Enable\n");
- if ((reg & PCI_PCIE_RCR_SERR_NFER) != 0)
+ if ((reg & PCIE_RCR_SERR_NFER) != 0)
printf(" SERR on Non-Fatal Error Enable\n");
- if ((reg & PCI_PCIE_RCR_SERR_FER) != 0)
+ if ((reg & PCIE_RCR_SERR_FER) != 0)
printf(" SERR on Fatal Error Enable\n");
- if ((reg & PCI_PCIE_RCR_PME_IE) != 0)
+ if ((reg & PCIE_RCR_PME_IE) != 0)
printf(" PME Interrupt Enable\n");
/* Root Capability Register */
@@ -1219,13 +1219,13 @@ pci_conf_print_pcie_cap(const pcireg_t *
reg >> 16);
/* Root Status Register */
- reg = regs[o2i(capoff + PCI_PCIE_RSR)];
+ reg = regs[o2i(capoff + PCIE_RSR)];
printf(" Root Status Register: %08x\n", reg);
printf(" PME Requester ID: %04x\n",
- (unsigned int)(reg & PCI_PCIE_RSR_REQESTER));
- if ((reg & PCI_PCIE_RSR_PMESTAT) != 0)
+ (unsigned int)(reg & PCIE_RSR_REQESTER));
+ if ((reg & PCIE_RSR_PMESTAT) != 0)
printf(" PME was asserted\n");
- if ((reg & PCI_PCIE_RSR_PMEPEND) != 0)
+ if ((reg & PCIE_RSR_PMEPEND) != 0)
printf(" another PME is pending\n");
}
}
Index: src/sys/dev/pci/pcireg.h
diff -u src/sys/dev/pci/pcireg.h:1.82 src/sys/dev/pci/pcireg.h:1.83
--- src/sys/dev/pci/pcireg.h:1.82 Wed Apr 17 06:31:15 2013
+++ src/sys/dev/pci/pcireg.h Sun Apr 21 19:59:41 2013
@@ -1,4 +1,4 @@
-/* $NetBSD: pcireg.h,v 1.82 2013/04/17 06:31:15 msaitoh Exp $ */
+/* $NetBSD: pcireg.h,v 1.83 2013/04/21 19:59:41 msaitoh Exp $ */
/*
* Copyright (c) 1995, 1996, 1999, 2000
@@ -569,203 +569,203 @@ struct pci_msix_table_entry {
* as 32-bit values, offset and shifted appropriately. Make sure you perform
* the appropriate R/M/W cycles!
*/
-#define PCI_PCIX_CMD 0x00
-#define PCI_PCIX_CMD_PERR_RECOVER 0x00010000
-#define PCI_PCIX_CMD_RELAXED_ORDER 0x00020000
-#define PCI_PCIX_CMD_BYTECNT_MASK 0x000c0000
-#define PCI_PCIX_CMD_BYTECNT_SHIFT 18
-#define PCI_PCIX_CMD_BCNT_512 0x00000000
-#define PCI_PCIX_CMD_BCNT_1024 0x00040000
-#define PCI_PCIX_CMD_BCNT_2048 0x00080000
-#define PCI_PCIX_CMD_BCNT_4096 0x000c0000
-#define PCI_PCIX_CMD_SPLTRANS_MASK 0x00700000
-#define PCI_PCIX_CMD_SPLTRANS_1 0x00000000
-#define PCI_PCIX_CMD_SPLTRANS_2 0x00100000
-#define PCI_PCIX_CMD_SPLTRANS_3 0x00200000
-#define PCI_PCIX_CMD_SPLTRANS_4 0x00300000
-#define PCI_PCIX_CMD_SPLTRANS_8 0x00400000
-#define PCI_PCIX_CMD_SPLTRANS_12 0x00500000
-#define PCI_PCIX_CMD_SPLTRANS_16 0x00600000
-#define PCI_PCIX_CMD_SPLTRANS_32 0x00700000
+#define PCIX_CMD 0x00
+#define PCIX_CMD_PERR_RECOVER 0x00010000
+#define PCIX_CMD_RELAXED_ORDER 0x00020000
+#define PCIX_CMD_BYTECNT_MASK 0x000c0000
+#define PCIX_CMD_BYTECNT_SHIFT 18
+#define PCIX_CMD_BCNT_512 0x00000000
+#define PCIX_CMD_BCNT_1024 0x00040000
+#define PCIX_CMD_BCNT_2048 0x00080000
+#define PCIX_CMD_BCNT_4096 0x000c0000
+#define PCIX_CMD_SPLTRANS_MASK 0x00700000
+#define PCIX_CMD_SPLTRANS_1 0x00000000
+#define PCIX_CMD_SPLTRANS_2 0x00100000
+#define PCIX_CMD_SPLTRANS_3 0x00200000
+#define PCIX_CMD_SPLTRANS_4 0x00300000
+#define PCIX_CMD_SPLTRANS_8 0x00400000
+#define PCIX_CMD_SPLTRANS_12 0x00500000
+#define PCIX_CMD_SPLTRANS_16 0x00600000
+#define PCIX_CMD_SPLTRANS_32 0x00700000
/*
* Status. 32 bits at offset 4.
*/
-#define PCI_PCIX_STATUS 0x04
-#define PCI_PCIX_STATUS_FN_MASK 0x00000007
-#define PCI_PCIX_STATUS_DEV_MASK 0x000000f8
-#define PCI_PCIX_STATUS_BUS_MASK 0x0000ff00
-#define PCI_PCIX_STATUS_64BIT 0x00010000
-#define PCI_PCIX_STATUS_133 0x00020000
-#define PCI_PCIX_STATUS_SPLDISC 0x00040000
-#define PCI_PCIX_STATUS_SPLUNEX 0x00080000
-#define PCI_PCIX_STATUS_DEVCPLX 0x00100000
-#define PCI_PCIX_STATUS_MAXB_MASK 0x00600000
-#define PCI_PCIX_STATUS_MAXB_SHIFT 21
-#define PCI_PCIX_STATUS_MAXB_512 0x00000000
-#define PCI_PCIX_STATUS_MAXB_1024 0x00200000
-#define PCI_PCIX_STATUS_MAXB_2048 0x00400000
-#define PCI_PCIX_STATUS_MAXB_4096 0x00600000
-#define PCI_PCIX_STATUS_MAXST_MASK 0x03800000
-#define PCI_PCIX_STATUS_MAXST_1 0x00000000
-#define PCI_PCIX_STATUS_MAXST_2 0x00800000
-#define PCI_PCIX_STATUS_MAXST_3 0x01000000
-#define PCI_PCIX_STATUS_MAXST_4 0x01800000
-#define PCI_PCIX_STATUS_MAXST_8 0x02000000
-#define PCI_PCIX_STATUS_MAXST_12 0x02800000
-#define PCI_PCIX_STATUS_MAXST_16 0x03000000
-#define PCI_PCIX_STATUS_MAXST_32 0x03800000
-#define PCI_PCIX_STATUS_MAXRS_MASK 0x1c000000
-#define PCI_PCIX_STATUS_MAXRS_1K 0x00000000
-#define PCI_PCIX_STATUS_MAXRS_2K 0x04000000
-#define PCI_PCIX_STATUS_MAXRS_4K 0x08000000
-#define PCI_PCIX_STATUS_MAXRS_8K 0x0c000000
-#define PCI_PCIX_STATUS_MAXRS_16K 0x10000000
-#define PCI_PCIX_STATUS_MAXRS_32K 0x14000000
-#define PCI_PCIX_STATUS_MAXRS_64K 0x18000000
-#define PCI_PCIX_STATUS_MAXRS_128K 0x1c000000
-#define PCI_PCIX_STATUS_SCERR 0x20000000
+#define PCIX_STATUS 0x04
+#define PCIX_STATUS_FN_MASK 0x00000007
+#define PCIX_STATUS_DEV_MASK 0x000000f8
+#define PCIX_STATUS_BUS_MASK 0x0000ff00
+#define PCIX_STATUS_64BIT 0x00010000
+#define PCIX_STATUS_133 0x00020000
+#define PCIX_STATUS_SPLDISC 0x00040000
+#define PCIX_STATUS_SPLUNEX 0x00080000
+#define PCIX_STATUS_DEVCPLX 0x00100000
+#define PCIX_STATUS_MAXB_MASK 0x00600000
+#define PCIX_STATUS_MAXB_SHIFT 21
+#define PCIX_STATUS_MAXB_512 0x00000000
+#define PCIX_STATUS_MAXB_1024 0x00200000
+#define PCIX_STATUS_MAXB_2048 0x00400000
+#define PCIX_STATUS_MAXB_4096 0x00600000
+#define PCIX_STATUS_MAXST_MASK 0x03800000
+#define PCIX_STATUS_MAXST_1 0x00000000
+#define PCIX_STATUS_MAXST_2 0x00800000
+#define PCIX_STATUS_MAXST_3 0x01000000
+#define PCIX_STATUS_MAXST_4 0x01800000
+#define PCIX_STATUS_MAXST_8 0x02000000
+#define PCIX_STATUS_MAXST_12 0x02800000
+#define PCIX_STATUS_MAXST_16 0x03000000
+#define PCIX_STATUS_MAXST_32 0x03800000
+#define PCIX_STATUS_MAXRS_MASK 0x1c000000
+#define PCIX_STATUS_MAXRS_1K 0x00000000
+#define PCIX_STATUS_MAXRS_2K 0x04000000
+#define PCIX_STATUS_MAXRS_4K 0x08000000
+#define PCIX_STATUS_MAXRS_8K 0x0c000000
+#define PCIX_STATUS_MAXRS_16K 0x10000000
+#define PCIX_STATUS_MAXRS_32K 0x14000000
+#define PCIX_STATUS_MAXRS_64K 0x18000000
+#define PCIX_STATUS_MAXRS_128K 0x1c000000
+#define PCIX_STATUS_SCERR 0x20000000
/*
* PCI Express; access via capability pointer.
*/
-#define PCI_PCIE_XCAP 0x00 /* Capability List & Capabilities
+#define PCIE_XCAP 0x00 /* Capability List & Capabilities
* Register
*/
-#define PCI_PCIE_XCAP_MASK __BITS(31, 16)
+#define PCIE_XCAP_MASK __BITS(31, 16)
/* Capability Version */
-#define PCI_PCIE_XCAP_VER_MASK __SHIFTIN(__BITS(3, 0), PCI_PCIE_XCAP_MASK)
-#define PCI_PCIE_XCAP_VER_1_0 __SHIFTIN(1, PCI_PCIE_XCAP_VER_MASK)
-#define PCI_PCIE_XCAP_VER_2_0 __SHIFTIN(2, PCI_PCIE_XCAP_VER_MASK)
-#define PCI_PCIE_XCAP_TYPE_MASK __SHIFTIN(__BITS(7, 4), PCI_PCIE_XCAP_MASK)
-#define PCI_PCIE_XCAP_TYPE_PCIE_DEV __SHIFTIN(0x0, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_PCI_DEV __SHIFTIN(0x1, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_ROOT __SHIFTIN(0x4, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_UP __SHIFTIN(0x5, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_DOWN __SHIFTIN(0x6, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_PCIE2PCI __SHIFTIN(0x7, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_PCI2PCIE __SHIFTIN(0x8, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_ROOT_INTEP __SHIFTIN(0x9, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_TYPE_ROOT_EVNTC __SHIFTIN(0xa, PCI_PCIE_XCAP_TYPE_MASK)
-#define PCI_PCIE_XCAP_SI __SHIFTIN(__BIT(8), PCI_PCIE_XCAP_MASK) /* Slot Implemented */
-#define PCI_PCIE_XCAP_IRQ __SHIFTIN(__BITS(13, 9), PCI_PCIE_XCAP_MASK)
-#define PCI_PCIE_DCAP 0x04 /* Device Capabilities Register */
-#define PCI_PCIE_DCAP_MAX_PAYLOAD __BITS(2, 0)
-#define PCI_PCIE_DCAP_PHANTOM_FUNCS __BITS(4, 3)
-#define PCI_PCIE_DCAP_EXT_TAG_FIELD __BIT(5)
-#define PCI_PCIE_DCAP_L0S_LATENCY __BITS(8, 6)
-#define PCI_PCIE_DCAP_L1_LATENCY __BITS(11, 9)
-#define PCI_PCIE_DCAP_ATTN_BUTTON __BIT(12)
-#define PCI_PCIE_DCAP_ATTN_IND __BIT(13)
-#define PCI_PCIE_DCAP_PWR_IND __BIT(14)
-#define PCI_PCIE_DCAP_ROLE_ERR_RPT __BIT(15)
-#define PCI_PCIE_DCAP_SLOT_PWR_LIM_VAL __BITS(25, 18)
-#define PCI_PCIE_DCAP_SLOT_PWR_LIM_SCALE __BITS(27, 26)
-#define PCI_PCIE_DCAP_FLR __BIT(28)
-#define PCI_PCIE_DCSR 0x08 /* Device Control & Status Register */
-#define PCI_PCIE_DCSR_ENA_COR_ERR __BIT(0)
-#define PCI_PCIE_DCSR_ENA_NFER __BIT(1)
-#define PCI_PCIE_DCSR_ENA_FER __BIT(2)
-#define PCI_PCIE_DCSR_ENA_URR __BIT(3)
-#define PCI_PCIE_DCSR_ENA_RELAX_ORD __BIT(4)
-#define PCI_PCIE_DCSR_MAX_PAYLOAD __BITS(7, 5)
-#define PCI_PCIE_DCSR_EXT_TAG_FIELD __BIT(8)
-#define PCI_PCIE_DCSR_PHANTOM_FUNCS __BIT(9)
-#define PCI_PCIE_DCSR_AUX_POWER_PM __BIT(10)
-#define PCI_PCIE_DCSR_ENA_NO_SNOOP __BIT(11)
-#define PCI_PCIE_DCSR_MAX_READ_REQ __BITS(14, 12)
-#define PCI_PCIE_DCSR_BRDG_CFG_RETRY __BIT(15)
-#define PCI_PCIE_DCSR_INITIATE_FLR __BIT(15)
-#define PCI_PCIE_DCSR_CED __BIT(0 + 16)
-#define PCI_PCIE_DCSR_NFED __BIT(1 + 16)
-#define PCI_PCIE_DCSR_FED __BIT(2 + 16)
-#define PCI_PCIE_DCSR_URD __BIT(3 + 16)
-#define PCI_PCIE_DCSR_AUX_PWR __BIT(4 + 16)
-#define PCI_PCIE_DCSR_TRANSACTION_PND __BIT(5 + 16)
-#define PCI_PCIE_LCAP 0x0c /* Link Capabilities Register */
-#define PCI_PCIE_LCAP_MAX_SPEED __BITS(3, 0)
-#define PCI_PCIE_LCAP_MAX_WIDTH __BITS(9, 4)
-#define PCI_PCIE_LCAP_ASPM __BITS(11, 10)
-#define PCI_PCIE_LCAP_L0S_EXIT __BITS(14, 12)
-#define PCI_PCIE_LCAP_L1_EXIT __BITS(17, 15)
-#define PCI_PCIE_LCAP_CLOCK_PM __BIT(18)
-#define PCI_PCIE_LCAP_SURPRISE_DOWN __BIT(19)
-#define PCI_PCIE_LCAP_DL_ACTIVE __BIT(20)
-#define PCI_PCIE_LCAP_LINK_BW_NOTIFY __BIT(21)
-#define PCI_PCIE_LCAP_ASPM_COMPLIANCE __BIT(22)
-#define PCI_PCIE_LCAP_PORT __BITS(31, 24)
-#define PCI_PCIE_LCSR 0x10 /* Link Control & Status Register */
-#define PCI_PCIE_LCSR_ASPM_L0S __BIT(0)
-#define PCI_PCIE_LCSR_ASPM_L1 __BIT(1)
-#define PCI_PCIE_LCSR_RCB __BIT(3)
-#define PCI_PCIE_LCSR_LINK_DIS __BIT(4)
-#define PCI_PCIE_LCSR_RETRAIN __BIT(5)
-#define PCI_PCIE_LCSR_COMCLKCFG __BIT(6)
-#define PCI_PCIE_LCSR_EXTNDSYNC __BIT(7)
-#define PCI_PCIE_LCSR_ENCLKPM __BIT(8)
-#define PCI_PCIE_LCSR_HAWD __BIT(9)
-#define PCI_PCIE_LCSR_LBMIE __BIT(10)
-#define PCI_PCIE_LCSR_LABIE __BIT(11)
-#define PCI_PCIE_LCSR_LINKSPEED __BITS(19,16)
-#define PCI_PCIE_LCSR_NLW __BITS(25,20)
-#define PCI_PCIE_LCSR_LINKTRAIN_ERR __BIT(26)
-#define PCI_PCIE_LCSR_LINKTRAIN __BIT(27)
-#define PCI_PCIE_LCSR_SLOTCLKCFG __BIT(28)
-#define PCI_PCIE_LCSR_DLACTIVE __BIT(29)
-#define PCI_PCIE_LCSR_LINK_BW_MGMT __BIT(30)
-#define PCI_PCIE_LCSR_LINK_AUTO_BW __BIT(31)
-#define PCI_PCIE_SLCAP 0x14 /* Slot Capabilities Register */
-#define PCI_PCIE_SLCAP_ABP __BIT(0) /* Attention Button Present */
-#define PCI_PCIE_SLCAP_PCP __BIT(1) /* Power Controller Present */
-#define PCI_PCIE_SLCAP_MSP __BIT(2) /* MRL Sensor Present */
-#define PCI_PCIE_SLCAP_AIP __BIT(3) /* Attention Indicator
+#define PCIE_XCAP_VER_MASK __SHIFTIN(__BITS(3, 0), PCIE_XCAP_MASK)
+#define PCIE_XCAP_VER_1_0 __SHIFTIN(1, PCIE_XCAP_VER_MASK)
+#define PCIE_XCAP_VER_2_0 __SHIFTIN(2, PCIE_XCAP_VER_MASK)
+#define PCIE_XCAP_TYPE_MASK __SHIFTIN(__BITS(7, 4), PCIE_XCAP_MASK)
+#define PCIE_XCAP_TYPE_PCIE_DEV __SHIFTIN(0x0, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_PCI_DEV __SHIFTIN(0x1, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_ROOT __SHIFTIN(0x4, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_UP __SHIFTIN(0x5, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_DOWN __SHIFTIN(0x6, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_PCIE2PCI __SHIFTIN(0x7, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_PCI2PCIE __SHIFTIN(0x8, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_ROOT_INTEP __SHIFTIN(0x9, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_TYPE_ROOT_EVNTC __SHIFTIN(0xa, PCIE_XCAP_TYPE_MASK)
+#define PCIE_XCAP_SI __SHIFTIN(__BIT(8), PCIE_XCAP_MASK) /* Slot Implemented */
+#define PCIE_XCAP_IRQ __SHIFTIN(__BITS(13, 9), PCIE_XCAP_MASK)
+#define PCIE_DCAP 0x04 /* Device Capabilities Register */
+#define PCIE_DCAP_MAX_PAYLOAD __BITS(2, 0)
+#define PCIE_DCAP_PHANTOM_FUNCS __BITS(4, 3)
+#define PCIE_DCAP_EXT_TAG_FIELD __BIT(5)
+#define PCIE_DCAP_L0S_LATENCY __BITS(8, 6)
+#define PCIE_DCAP_L1_LATENCY __BITS(11, 9)
+#define PCIE_DCAP_ATTN_BUTTON __BIT(12)
+#define PCIE_DCAP_ATTN_IND __BIT(13)
+#define PCIE_DCAP_PWR_IND __BIT(14)
+#define PCIE_DCAP_ROLE_ERR_RPT __BIT(15)
+#define PCIE_DCAP_SLOT_PWR_LIM_VAL __BITS(25, 18)
+#define PCIE_DCAP_SLOT_PWR_LIM_SCALE __BITS(27, 26)
+#define PCIE_DCAP_FLR __BIT(28)
+#define PCIE_DCSR 0x08 /* Device Control & Status Register */
+#define PCIE_DCSR_ENA_COR_ERR __BIT(0)
+#define PCIE_DCSR_ENA_NFER __BIT(1)
+#define PCIE_DCSR_ENA_FER __BIT(2)
+#define PCIE_DCSR_ENA_URR __BIT(3)
+#define PCIE_DCSR_ENA_RELAX_ORD __BIT(4)
+#define PCIE_DCSR_MAX_PAYLOAD __BITS(7, 5)
+#define PCIE_DCSR_EXT_TAG_FIELD __BIT(8)
+#define PCIE_DCSR_PHANTOM_FUNCS __BIT(9)
+#define PCIE_DCSR_AUX_POWER_PM __BIT(10)
+#define PCIE_DCSR_ENA_NO_SNOOP __BIT(11)
+#define PCIE_DCSR_MAX_READ_REQ __BITS(14, 12)
+#define PCIE_DCSR_BRDG_CFG_RETRY __BIT(15)
+#define PCIE_DCSR_INITIATE_FLR __BIT(15)
+#define PCIE_DCSR_CED __BIT(0 + 16)
+#define PCIE_DCSR_NFED __BIT(1 + 16)
+#define PCIE_DCSR_FED __BIT(2 + 16)
+#define PCIE_DCSR_URD __BIT(3 + 16)
+#define PCIE_DCSR_AUX_PWR __BIT(4 + 16)
+#define PCIE_DCSR_TRANSACTION_PND __BIT(5 + 16)
+#define PCIE_LCAP 0x0c /* Link Capabilities Register */
+#define PCIE_LCAP_MAX_SPEED __BITS(3, 0)
+#define PCIE_LCAP_MAX_WIDTH __BITS(9, 4)
+#define PCIE_LCAP_ASPM __BITS(11, 10)
+#define PCIE_LCAP_L0S_EXIT __BITS(14, 12)
+#define PCIE_LCAP_L1_EXIT __BITS(17, 15)
+#define PCIE_LCAP_CLOCK_PM __BIT(18)
+#define PCIE_LCAP_SURPRISE_DOWN __BIT(19)
+#define PCIE_LCAP_DL_ACTIVE __BIT(20)
+#define PCIE_LCAP_LINK_BW_NOTIFY __BIT(21)
+#define PCIE_LCAP_ASPM_COMPLIANCE __BIT(22)
+#define PCIE_LCAP_PORT __BITS(31, 24)
+#define PCIE_LCSR 0x10 /* Link Control & Status Register */
+#define PCIE_LCSR_ASPM_L0S __BIT(0)
+#define PCIE_LCSR_ASPM_L1 __BIT(1)
+#define PCIE_LCSR_RCB __BIT(3)
+#define PCIE_LCSR_LINK_DIS __BIT(4)
+#define PCIE_LCSR_RETRAIN __BIT(5)
+#define PCIE_LCSR_COMCLKCFG __BIT(6)
+#define PCIE_LCSR_EXTNDSYNC __BIT(7)
+#define PCIE_LCSR_ENCLKPM __BIT(8)
+#define PCIE_LCSR_HAWD __BIT(9)
+#define PCIE_LCSR_LBMIE __BIT(10)
+#define PCIE_LCSR_LABIE __BIT(11)
+#define PCIE_LCSR_LINKSPEED __BITS(19,16)
+#define PCIE_LCSR_NLW __BITS(25,20)
+#define PCIE_LCSR_LINKTRAIN_ERR __BIT(26)
+#define PCIE_LCSR_LINKTRAIN __BIT(27)
+#define PCIE_LCSR_SLOTCLKCFG __BIT(28)
+#define PCIE_LCSR_DLACTIVE __BIT(29)
+#define PCIE_LCSR_LINK_BW_MGMT __BIT(30)
+#define PCIE_LCSR_LINK_AUTO_BW __BIT(31)
+#define PCIE_SLCAP 0x14 /* Slot Capabilities Register */
+#define PCIE_SLCAP_ABP __BIT(0) /* Attention Button Present */
+#define PCIE_SLCAP_PCP __BIT(1) /* Power Controller Present */
+#define PCIE_SLCAP_MSP __BIT(2) /* MRL Sensor Present */
+#define PCIE_SLCAP_AIP __BIT(3) /* Attention Indicator
* Present
*/
-#define PCI_PCIE_SLCAP_PIP __BIT(4) /* Power Indicator Present */
-#define PCI_PCIE_SLCAP_HPS __BIT(5) /* Hot-Plug Surprise */
-#define PCI_PCIE_SLCAP_HPC __BIT(6) /* Hot-Plug Capable */
-#define PCI_PCIE_SLCAP_SPLV __BITS(14, 7)
-#define PCI_PCIE_SLCAP_SPLS __BITS(16, 15)
-#define PCI_PCIE_SLCAP_EIP __BIT(17)
-#define PCI_PCIE_SLCAP_NCCS __BIT(18)
-#define PCI_PCIE_SLCAP_PSN __BITS(31, 19)
-#define PCI_PCIE_SLCSR 0x18 /* Slot Control & Status Register */
-#define PCI_PCIE_SLCSR_ABE __BIT(0)
-#define PCI_PCIE_SLCSR_PFE __BIT(1)
-#define PCI_PCIE_SLCSR_MSE __BIT(2)
-#define PCI_PCIE_SLCSR_PDE __BIT(3)
-#define PCI_PCIE_SLCSR_CCE __BIT(4)
-#define PCI_PCIE_SLCSR_HPE __BIT(5)
-#define PCI_PCIE_SLCSR_AIC __BITS(7, 6)
-#define PCI_PCIE_SLCSR_PIC __BITS(9, 8)
-#define PCI_PCIE_SLCSR_PCC __BIT(10)
-#define PCI_PCIE_SLCSR_EIC __BIT(11)
-#define PCI_PCIE_SLCSR_DLLSCE __BIT(12)
-
-#define PCI_PCIE_SLCSR_ABP __BIT(0 + 16)
-#define PCI_PCIE_SLCSR_PFD __BIT(1 + 16)
-#define PCI_PCIE_SLCSR_MSC __BIT(2 + 16)
-#define PCI_PCIE_SLCSR_PDC __BIT(3 + 16)
-#define PCI_PCIE_SLCSR_CC __BIT(4 + 16)
-#define PCI_PCIE_SLCSR_MS __BIT(5 + 16)
-#define PCI_PCIE_SLCSR_PDS __BIT(6 + 16)
-#define PCI_PCIE_SLCSR_EIS __BIT(7 + 16)
-#define PCI_PCIE_SLCSR_LACS __BIT(8 + 16)
-#define PCI_PCIE_RCR 0x1c /* Root Control & Capabilities Reg. */
-#define PCI_PCIE_RCR_SERR_CER __BIT(0)
-#define PCI_PCIE_RCR_SERR_NFER __BIT(1)
-#define PCI_PCIE_RCR_SERR_FER __BIT(2)
-#define PCI_PCIE_RCR_PME_IE __BIT(3)
-#define PCI_PCIE_RSR 0x20 /* Root Status Register */
-#define PCI_PCIE_RSR_REQESTER __BITS(15, 0)
-#define PCI_PCIE_RSR_PMESTAT __BIT(16)
-#define PCI_PCIE_RSR_PMEPEND __BIT(17)
-#define PCI_PCIE_DCAP2 0x24 /* Device Capabilities 2 Register */
-#define PCI_PCIE_DCSR2 0x28 /* Device Control & Status 2 Reg. */
-#define PCI_PCIE_LCAP2 0x2c /* Link Capabilities 2 Register */
-#define PCI_PCIE_LCSR2 0x30 /* Link Control & Status 2 Register */
-#define PCI_PCIE_SLCAP2 0x34 /* Slot Capabilities 2 Register */
-#define PCI_PCIE_SLCSR2 0x38 /* Slot Control & Status 2 Register */
+#define PCIE_SLCAP_PIP __BIT(4) /* Power Indicator Present */
+#define PCIE_SLCAP_HPS __BIT(5) /* Hot-Plug Surprise */
+#define PCIE_SLCAP_HPC __BIT(6) /* Hot-Plug Capable */
+#define PCIE_SLCAP_SPLV __BITS(14, 7)
+#define PCIE_SLCAP_SPLS __BITS(16, 15)
+#define PCIE_SLCAP_EIP __BIT(17)
+#define PCIE_SLCAP_NCCS __BIT(18)
+#define PCIE_SLCAP_PSN __BITS(31, 19)
+#define PCIE_SLCSR 0x18 /* Slot Control & Status Register */
+#define PCIE_SLCSR_ABE __BIT(0)
+#define PCIE_SLCSR_PFE __BIT(1)
+#define PCIE_SLCSR_MSE __BIT(2)
+#define PCIE_SLCSR_PDE __BIT(3)
+#define PCIE_SLCSR_CCE __BIT(4)
+#define PCIE_SLCSR_HPE __BIT(5)
+#define PCIE_SLCSR_AIC __BITS(7, 6)
+#define PCIE_SLCSR_PIC __BITS(9, 8)
+#define PCIE_SLCSR_PCC __BIT(10)
+#define PCIE_SLCSR_EIC __BIT(11)
+#define PCIE_SLCSR_DLLSCE __BIT(12)
+
+#define PCIE_SLCSR_ABP __BIT(0 + 16)
+#define PCIE_SLCSR_PFD __BIT(1 + 16)
+#define PCIE_SLCSR_MSC __BIT(2 + 16)
+#define PCIE_SLCSR_PDC __BIT(3 + 16)
+#define PCIE_SLCSR_CC __BIT(4 + 16)
+#define PCIE_SLCSR_MS __BIT(5 + 16)
+#define PCIE_SLCSR_PDS __BIT(6 + 16)
+#define PCIE_SLCSR_EIS __BIT(7 + 16)
+#define PCIE_SLCSR_LACS __BIT(8 + 16)
+#define PCIE_RCR 0x1c /* Root Control & Capabilities Reg. */
+#define PCIE_RCR_SERR_CER __BIT(0)
+#define PCIE_RCR_SERR_NFER __BIT(1)
+#define PCIE_RCR_SERR_FER __BIT(2)
+#define PCIE_RCR_PME_IE __BIT(3)
+#define PCIE_RSR 0x20 /* Root Status Register */
+#define PCIE_RSR_REQESTER __BITS(15, 0)
+#define PCIE_RSR_PMESTAT __BIT(16)
+#define PCIE_RSR_PMEPEND __BIT(17)
+#define PCIE_DCAP2 0x24 /* Device Capabilities 2 Register */
+#define PCIE_DCSR2 0x28 /* Device Control & Status 2 Reg. */
+#define PCIE_LCAP2 0x2c /* Link Capabilities 2 Register */
+#define PCIE_LCSR2 0x30 /* Link Control & Status 2 Register */
+#define PCIE_SLCAP2 0x34 /* Slot Capabilities 2 Register */
+#define PCIE_SLCSR2 0x38 /* Slot Control & Status 2 Register */
/*
* Interrupt Configuration Register; contains interrupt pin and line.
