[PATCH 07/10] PCI: dwc: artpec6: split artpec6_pcie_establish_link to smaller functions

[Niklas Cassel]

This is done to better match other drivers such as dra7xx and imx6,
but also to prepare for endpoint mode support.

Signed-off-by: Niklas Cassel <niklas.cas...@axis.com>
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 drivers/pci/dwc/pcie-artpec6.c | 59 +++++++++++++++++++++++-------------------
 1 file changed, 32 insertions(+), 27 deletions(-)

diff --git a/drivers/pci/dwc/pcie-artpec6.c b/drivers/pci/dwc/pcie-artpec6.c
index 18075e0fab80..c5d7f98dc6b2 100644
--- a/drivers/pci/dwc/pcie-artpec6.c
+++ b/drivers/pci/dwc/pcie-artpec6.c
@@ -80,18 +80,11 @@ static u64 artpec6_pcie_cpu_addr_fixup(u64 pci_addr)
        return pci_addr & ARTPEC6_CPU_TO_BUS_ADDR;
 }
 
-static int artpec6_pcie_establish_link(struct artpec6_pcie *artpec6_pcie)
+static void artpec6_pcie_init_phy(struct artpec6_pcie *artpec6_pcie)
 {
-       struct dw_pcie *pci = artpec6_pcie->pci;
-       struct pcie_port *pp = &pci->pp;
        u32 val;
        unsigned int retries;
 
-       /* Hold DW core in reset */
-       val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
-       val |= PCIECFG_CORE_RESET_REQ;
-       artpec6_pcie_writel(artpec6_pcie, PCIECFG, val);
-
        val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
        val |=  PCIECFG_RISRCREN |      /* Receiver term. 50 Ohm */
                PCIECFG_MODE_TX_DRV_EN |
@@ -131,30 +124,18 @@ static int artpec6_pcie_establish_link(struct 
artpec6_pcie *artpec6_pcie)
                val = readl(artpec6_pcie->phy_base + PHY_STATUS);
                retries--;
        } while (retries && !(val & PHY_COSPLLLOCK));
+}
 
-       /* Take DW core out of reset */
-       val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
-       val &= ~PCIECFG_CORE_RESET_REQ;
-       artpec6_pcie_writel(artpec6_pcie, PCIECFG, val);
-       usleep_range(100, 200);
-
-       /* setup root complex */
-       dw_pcie_setup_rc(pp);
+static int artpec6_pcie_establish_link(struct dw_pcie *pci)
+{
+       struct artpec6_pcie *artpec6_pcie = to_artpec6_pcie(pci);
+       u32 val;
 
-       /* assert LTSSM enable */
        val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
        val |= PCIECFG_LTSSM_ENABLE;
        artpec6_pcie_writel(artpec6_pcie, PCIECFG, val);
 
-       /* check if the link is up or not */
-       if (!dw_pcie_wait_for_link(pci))
-               return 0;
-
-       dev_dbg(pci->dev, "DEBUG_R0: 0x%08x, DEBUG_R1: 0x%08x\n",
-               dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R0),
-               dw_pcie_readl_dbi(pci, PCIE_PHY_DEBUG_R1));
-
-       return -ETIMEDOUT;
+       return 0;
 }
 
 static void artpec6_pcie_enable_interrupts(struct artpec6_pcie *artpec6_pcie)
@@ -166,12 +147,36 @@ static void artpec6_pcie_enable_interrupts(struct 
artpec6_pcie *artpec6_pcie)
                dw_pcie_msi_init(pp);
 }
 
+static void artpec6_pcie_assert_core_reset(struct artpec6_pcie *artpec6_pcie)
+{
+       u32 val;
+
+       val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
+       val |= PCIECFG_CORE_RESET_REQ;
+       artpec6_pcie_writel(artpec6_pcie, PCIECFG, val);
+}
+
+static void artpec6_pcie_deassert_core_reset(struct artpec6_pcie *artpec6_pcie)
+{
+       u32 val;
+
+       val = artpec6_pcie_readl(artpec6_pcie, PCIECFG);
+       val &= ~PCIECFG_CORE_RESET_REQ;
+       artpec6_pcie_writel(artpec6_pcie, PCIECFG, val);
+       usleep_range(100, 200);
+}
+
 static int artpec6_pcie_host_init(struct pcie_port *pp)
 {
        struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
        struct artpec6_pcie *artpec6_pcie = to_artpec6_pcie(pci);
 
-       artpec6_pcie_establish_link(artpec6_pcie);
+       artpec6_pcie_assert_core_reset(artpec6_pcie);
+       artpec6_pcie_init_phy(artpec6_pcie);
+       artpec6_pcie_deassert_core_reset(artpec6_pcie);
+       dw_pcie_setup_rc(pp);
+       artpec6_pcie_establish_link(pci);
+       dw_pcie_wait_for_link(pci);
        artpec6_pcie_enable_interrupts(artpec6_pcie);
 
        return 0;
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2.11.0